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首页 - 课程列表 - 课程详情
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FPGA技术
课程类型：
选修课
发布时间：
2023-08-29 09:03:39
主讲教师：
课程来源：
建议学分：
0.00分
课程编码：
mk001215
课程介绍
课程目录
教师团队
{3}--Verilog 语法的基本概念
[3.3.1]--第二章 Verilog 语法的基本概念
（34分钟）
[3.3.2]--Quartus II 软件的使用---以二选一数据选择器的设计为
（27分钟）
{4}--模块的结构、数据类型、变量和基本运算符号
[4.3]--第3章 模块的结构、数据类型、变量和基本运算符号
（66分钟）
{5}--运算符 赋值语句和结构语句
[5.3]--第4章 运算符 赋值语句和结构语句
（49分钟）
{6}--条件语句 循环语句 块语句与生成语句
[6.3.1]--第5章 条件语句、循环语句、块语句与生成语句
（48分钟）
[6.3.2]--第5章 条件语句、循环语句、块语句与生成语句（二）
（45分钟）
{7}--结构语句、系统任务、函数语句和显示系统任务
[7.3.1]--实验一：简单的组合逻辑电路设计--以两位数据比较器为例
（29分钟）
[7.3.2]--实验二：简单分频时序逻辑电路的设计--以2分频为例
（33分钟）
[7.3.3]--实验三：利用条件语句实现计数分频时序电路
（36分钟）
{9}--语法概念总复习练习
[9.3.1]--第八章：语法概念总复习练习（第一讲）
（40分钟）
[9.3.2]--第八章：语法概念总复习练习（第二讲）
（41分钟）
{10}--VerilogHDL 模型的不同抽象级别
[10.3.1]--9.2 VerilogHDL 的行为描述建模
（37分钟）
[10.3.2]--9.3 用户定义的原语
（29分钟）
{11}--如何编写和验证简单的纯组合辑模块
[11.3.1]--10.1加法器的设计
（28分钟）
[11.3.2]--10.1加法器的设计(1)
（39分钟）
[11.3.3]--10.2乘法器的设计
（39分钟）
[11.3.4]--10.3比较器的设计
（28分钟）
[11.3.5]--10.4多路选择器的设计
（14分钟）
{13}--同步状态机的原理、结构和设计
[13.3.1]--12.3节—如何用Verilog HDL来描述可综合的状态机（格
（28分钟）
[13.3.2]--12.3节——如何用Verilog HDL来描述可综合的状态机(
（25分钟）
[13.3.3]--12.3节—如何用Verilog HDL来描述可综合的状态机（常
（34分钟）
{14}--设计可综合的状态机的指导原则
[14.3.1]--第十三章_设计可综合的状态机的指导原则(1)
（42分钟）
[14.3.2]--第十三章_设计可综合的状态机的指导原则（二）
（42分钟）
[14.3.3]--第十三章_设计可综合的状态机的指导原则（三）
（11分钟）
{15}--深入理解阻塞和非阻塞赋值的不同
[15.3.1]--第十四章：深入理解阻塞和非阻塞赋值的不同（一）
（41分钟）
[15.3.2]--第十四章：深入理解阻塞和非阻塞赋值的不同（二）
（32分钟）
